当前分类: verilog
问题:在verilog语言中整型数据与()位寄存器数据在实际意义上是相同的。A、8B、16C、32D、64...
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问题:FPGA...
问题:在进程中只有当敏感信号是沿触发(即上升沿或下降沿)时,此时综合为时序电路;而在进程中只有当敏感信号是电平沿触发时,此时综合为组合电路。...
问题:已知x=4’b1001,y=4’0110,则x的4位补码为4’b1111,而y的4位的补码为()...
问题:在进程中什么情况下综合为时序电路?什么情况下综合为组合电路?...
问题:P,Q,R都是4bit的输入矢量,下面哪一种表达形式是正确的()A、input P[3:0],Q,R;B、input P,Q,R[3:0];C、input P[3:0],Q[3:0],R[3:0];D、input [3:0] P,[3:0]Q,[0:3]R;E、input [3:0] P,Q,R;...
问题:状态机的编码风格包括一段式、两段式和三段式,下列描述正确的是()A、一段式寄存器输出,易产生毛刺,不利于时序约束;B、二段式组合逻辑输出,不产生毛刺,有利于时序约束;C、三段式寄存器输出,不产生毛刺,有利于时序约束;D、所有描述风格都是寄存器输出,易产生毛刺,有利于时序约束。...
问题:在高速系统设计中,下列哪种优化方案的目的不是为了提高系统的工作频率()A、流水线B、树型结构C、迟置信号后移D、资源共享...
问题:元件实例语句“notif1#(1:3:4,2:3:4,1:2:4)U1(out,in,ctrl);”中截至延迟的典型值为()A、1B、2C、3D、4...
问题:简述FPGA与CPLD两种器件应用特点。...
问题:下列哪些Verilog的基本门级元件是多输出()A、nandB、norC、andD、not...
问题:有限状态机分为()和Mealy两种类型。...
问题:Verilog 语言规定的两种主要的数据类型分别是 wire(或 net) 和 reg 。程序模块中输入,输出信号的缺省类型为 () 。...
问题:ASIC...
问题:用assign描述的语句我们一般称之为()逻辑,并且它们是属于并行语句,即于语句的书写次序无关。而用always描述的语句我们一般称之为组合逻辑或()逻辑,并且它们是属于串行语句,即于语句的书写有关。...
问题:RTL...
问题:在case语句中至少要有一条()语句...