当前分类： verilog
问题：随着EDA技术的不断完善与成熟，自顶向下的设计方法更多的被应用于（）设计当中。...
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问题：为什么在Verilog语言中，其综合只支持次数确定的循环，而不支持次数不确定的循环？...
问题：简要说明仿真时阻塞赋值与非阻塞赋值的区别。...
问题：在verilog语言中整型数据与（）位寄存器数据在实际意义上是相同的。A、8B、16C、32D、64...
问题：P，Q，R都是4bit的输入矢量，下面哪一种表达形式是正确的（）A、input P[3:0],Q,R;B、input P,Q,R[3:0];C、input P[3:0],Q[3:0],R[3:0];D、input [3:0] P,[3:0]Q,[0:3]R;E、input [3:0] P,Q,R;...
问题：目前国际上较大的PLD器件制造公司有（）和（）公司。...
问题：两个进程之间是（）语句。而在Always中的语句则是（）语句。...
问题：LPM...
问题：用assign描述的语句我们一般称之为（）逻辑，并且它们是属于并行语句，即于语句的书写次序无关。而用always描述的语句我们一般称之为组合逻辑或（）逻辑，并且它们是属于串行语句，即于语句的书写有关。...
问题：请根据以下两条语句的执行，最后变量A中的值是（）。 reg[7：0]A； A=2’hFF；A、8’b0000_0011B、8’h03C、8’b1111_1111D、8’b11111111...
问题：状态机的编码风格包括一段式、两段式和三段式，下列描述正确的是（）A、一段式寄存器输出，易产生毛刺，不利于时序约束；B、二段式组合逻辑输出，不产生毛刺，有利于时序约束；C、三段式寄存器输出，不产生毛刺，有利于时序约束；D、所有描述风格都是寄存器输出，易产生毛刺，有利于时序约束。...
问题：下列数组描述中不正确的代码是（）。A、integer cou [7:0] ;B、reg bool [16:0] ;C、integer mat [4:0][0:127] ;D、reg [8*8:1] carray_value;...
问题：随着EDA技术的不断完善与成熟，（）的设计方法更多的被应用于Verilog HDL设计当中。...
问题：下列描述代码可综合的是（）A、fork…joinB、assign/deassignC、if…else和caseD、repeat和forever...
问题：子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化（）。 ①流水线设计 ②资源共享 ③逻辑优化 ④串行化 ⑤寄存器配平 ⑥关键路径法A、①③⑤B、②③④C、②⑤⑥D、①④⑥...
问题：IEEE 标准的硬件描述语言是 （）和 VHDL。...
问题：FPGA...
问题：下列哪些Verilog的基本门级元件是多输出（）A、nandB、norC、andD、not...
问题：完整的条件语句将产生（）电路，不完整的条件语句将产生时序电路。...
