在组合逻辑电路的设计中，下面哪些verilog HDL语句形式是可行的？A．条件语句： if…； else…；B．条件语句： if…； else if…； else if…； else…；C．多路分支语句： case（…） …； …； …； default：…; endcaseD．循环语句结构: for(…; …; …) statement;E．条件语句： if…；

题目

在组合逻辑电路的设计中，下面哪些verilog HDL语句形式是可行的？

A．条件语句： if…； else…；

B．条件语句： if…； else if…； else if…； else…；

C．多路分支语句： case（…） …； …； …； default：…; endcase

D．循环语句结构: for(…; …; …) statement;

E．条件语句： if…；

相似考题

1.Verilog HDL可以从算法级,门级到开关级的多种抽象设计层次的数字系统建模。()此题为判断题(对，错)。

2.Verilog HDL支持条件运算符。()此题为判断题(对，错)。

3.Verilog HDL中assign为持续赋值语句。()此题为判断题(对，错)。

4.目前常用的硬件描述语言为:Verilog HDL和 VHDL。()此题为判断题(对，错)。

更多“在组合逻辑电路的设计中，下面哪些verilog HDL语句形式是可行的？”相关问题

  • 第1题：

    Verilog HDL中实数型和字符串型常量是可以综合的。()

    此题为判断题(对，错)。


    参考答案：错

  • 第2题：

    Verilog HDL中的变量一般分为两种数据类型:net型和variable型。()

    此题为判断题(对，错)。


    参考答案：对

  • 第3题：

    Verilog HDL数据类型是用来表示数字电路中的物理连线、数据存储和传输单元等物理量的。()

    此题为判断题(对，错)。


    参考答案：对

  • 第4题：

    以下表述正确的是（）。

    A.组合逻辑电路和时序逻辑电路都具有记忆能力。
    B.组合逻辑电路和时序逻辑电路都没有记忆能力。
    C.组合逻辑电路有记忆能力，而时序逻辑电路没有记忆能力。
    D.组合逻辑电路没有记忆能力，而时序逻辑电路有记忆能力。

    答案：D
    解析：

  • 第5题：

    随着EDA技术的不断完善与成熟，（）的设计方法更多的被应用于Verilog HDL设计当中。


    正确答案:自顶向下

  • 第6题：

    Verilog HDL中任务可以调用其他任务和（）。


    正确答案:函数

  • 第7题：

    Verilog HDL语言进行电路设计方法有哪几种？


    正确答案: 1、自上而下的设计方法（Top-Down）
    2、自下而上的设计方法（Bottom-Up）
    3、综合设计的方法

  • 第8题：

    在组合逻辑电路设计中，首先要根据题目的要求（）

    • A、写出输入输出逻辑函数表达式
    • B、画出逻辑电路图
    • C、列写真值表

    正确答案:C

  • 第9题：

    组合逻辑电路设计的关键是（）。


    正确答案:写逻辑表达式

  • 第10题：

    组合逻辑电路的分析和设计是两个相反的过程。


    正确答案:正确

  • 第11题：

    组合逻辑电路的设计过程与（）过程相反。


    正确答案:分析

  • 第12题：

    组合逻辑电路的分析和设计是互逆的两个过程。


    正确答案:正确

  • 第13题：

    Verilog HDL中整数型常量是不可以综合的。()

    此题为判断题(对，错)。


    参考答案：错

  • 第14题：

    Verilog HDL不支持条件语句。()

    此题为判断题(对，错)。


    参考答案：错

  • 第15题：

    在利用FPGA/CPLD进行逻辑电路设计时，综合后的结果是（ ）。

    A.Verilog或VHDL等源文件
    B.电路级的网表文件
    C.仿真结果
    D.可烧写的编程文件

    答案：B
    解析：
    本题考查FPGA/CPLD的基础知识。FPGA/CPLD在进行逻辑电路设计时，一般使用HDL语言进行输入设计，综合就是把HDL语言转换为综合网表的过程。综合网表中除了包含从HDL语言中推断出的与门、非门等组合逻辑和寄存器等时序逻辑之外，还包含FPGA特有的各种原语，诸如LUT、BRAM等硬件模块，以及这些模块的属性和约束信息。Xilinx的ISE中包含综合工具，综合完成后，可以用文本工具查看综合输出文件，综合输出一个重要结果是网表文件，用于描述布局布线。在进行最终比特流生成过程中，需要使用对应的比特流生成工具。?在FPGA中包含各种仿真，比如前仿真、后仿真、功能仿真、时序仿真、行为级仿真、RTL电路级仿真、综合后仿真、门级仿真、布局布线后仿真等等。

  • 第16题：

    在Verilog语言中什么情况下必需使用复合语句？表达一个复合语句的的语法是怎样的？


    正确答案:在进程语句中，其条件和循环语句中，只能执行一条语句，当多于一条语句时，则要采用复合语句，复合语句以begin开头，以 end作为结束。

  • 第17题：

    在verilog中，下列语句哪个不是分支语句？（）

    • A、if-else
    • B、case
    • C、casez
    • D、repeat

    正确答案:D

  • 第18题：

    简述Verilog HDL编程语言中函数与任务运用有什么特点？


    正确答案: 函数和任务都能独立完成相应电路功能，通过在同一模块中的调用实现相应逻辑电路功能。但它们又有以下不同：
    ⑴、函数中不能包含时序控制语句，对函数的调用，必须在同一仿真时刻返回。而任务可以包含时序控制语句，任务的返回时间和调用时间可以不同。
    ⑵、在函数中不能调用任务，而任务中可以调用其它任务和函数。但在函数中可以调用其它函数或函数自身。
    ⑶、函数必须包含至少一个端口，且在函数中只能定义input端口。任务可以包含0个或任何多个端口，且可以定义input、output和inout端口。
    ⑷、函数必须返回一个值，而任务不能返回值，只能通过output或inout端口来传递执行结果。

  • 第19题：

    如何对组合逻辑电路进行分析和设计？


    正确答案:分析方法有两种：由输入向输出逐级推导或由输出向输入逐级推演。组合逻辑电路的设计是分析的逆过程，就是由已知求能够实现逻辑功能的逻辑电路。

  • 第20题：

    时序逻辑电路一般是由（）构成的。

    • A、门电路
    • B、组合逻辑电路
    • C、组合逻辑电路与门电路
    • D、组合逻辑电路和触发器

    正确答案:D

  • 第21题：

    组合逻辑电路中的竞争是由逻辑设计错误引起的。


    正确答案:错误

  • 第22题：

    硬件描述语言的两种主要标准是（）

    • A、VHDL和Verilog HDL
    • B、VHDL和AHDL
    • C、AHDL和Verilog HDL
    • D、Verilog HDL和MHDL

    正确答案:A

  • 第23题：

    在组合逻辑电路中，门电路存在反馈线。


    正确答案:错误

  • 第24题：

    问答题
    时序逻辑电路和组合逻辑电路的区别有哪些？

    正确答案： 主要区别有两点：时序逻辑电路的基本单元是触发器，组合逻辑电路的基本单元是门电路；时序逻辑电路的输出只与现时输入有关，不具有记忆性，组合逻辑电路的输出不仅和现时输入有关，还和现时状态有关，即具有记忆性。
    解析： 暂无解析

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