在VHDL中,( )不能将信息带出对它定义的当前设计单元。A.信号B.常量C.数据D.变量

题目
在VHDL中,( )不能将信息带出对它定义的当前设计单元。

A.信号

B.常量

C.数据

D.变量

相似考题

1.一个能为VHDL综合器接受,并能作为一个独立的设计单元的完整的VHDL程序成为( )。A.设计输入B.设计输出C.设计实体D.设计结构

2.在Excel中，选定单元格后，按退格键或Del键删除________。 A.当前单元格 B.当前单元格中的内容 C.当前单元格及其中的全部信息 D.前一单元格及其中的全部信息

3.在VHDL中，语句”FOR I IN 0 TO 7 LOOP ”定义循环次数为（）次。

4.●硬件描述语言一般包括VHDL、Verilog、Superlog、SystemC等，在VHDL设计中，一个完整的设计单元应当包含5部分，下面不属于这5部分的是(32)。(32)A．实体B．结构体C．赋值D．配置

参考答案和解析
参考答案：D
更多“在VHDL中,( )不能将信息带出对它定义的当前设计单元。 ”相关问题

  • 第1题：

    在VHDL中，语句”FOR I IN 0 TO 7 LOOP ”定义循环次数为7次


    8

  • 第2题：

    【其它】请利用VHDL描述方法设计实现本单元的例4-13的电路功能，在quartusii软件仿真实现。


    C

  • 第3题：

    9、一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序成为（）。

    A．设计输入

    B．设计输出

    C．设计实体

    D．设计结构


    设计实体

  • 第4题：

    一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序称为（）。

    A．设计输出

    B．设计输入

    C．设计实体

    D．设计结构


    C

  • 第5题：

    在VHDL中，为定义的信号赋初值，应该使用 符号。

    A．=：

    B．=

    C．:=

    D．＜=


    ＜=

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