一个能为VHDL综合器接受,并能作为一个独立的设计单元的完整的VHDL程序成为( )。A.设计输入B.设计输出C.设计实体D.设计结构

题目
一个能为VHDL综合器接受,并能作为一个独立的设计单元的完整的VHDL程序成为( )。

A.设计输入

B.设计输出

C.设计实体

D.设计结构

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参考答案和解析
参考答案：C
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