设有三个指令系统相同的处理机X、Y和乙它们都有4KB的高速缓冲存储器和 32 MB的内存，但是其存取周期都不一样，如表2.11所示(TIC和TIM分别表示I处理机 Cahce存取周期和主存存取周期)。若某段程序所需指令或数据在Cache中取到的概率为P=0.5，则处理机X的存储器平均存取周期为(50)ms。假定指令执行时间与存储器的平均存取周期成正比，此时三个处理机执行该段程序由快到慢的顺序为(51)。若P=0.65，则顺序为(52)。若P=0.8，则顺序为(53)。若P=0.85，则顺序为(54)。A．
题目
设有三个指令系统相同的处理机X、Y和乙它们都有4KB的高速缓冲存储器和 32 MB的内存，但是其存取周期都不一样，如表2.11所示(TIC和TIM分别表示I处理机 Cahce存取周期和主存存取周期)。
若某段程序所需指令或数据在Cache中取到的概率为P=0.5，则处理机X的存储器平均存取周期为(50)ms。假定指令执行时间与存储器的平均存取周期成正比，此时三个处理机执行该段程序由快到慢的顺序为(51)。
若P=0.65，则顺序为(52)。
若P=0.8，则顺序为(53)。
若P=0.85，则顺序为(54)。
A．0.2
B．0.48
C．0.52
D．0.6
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-
第1题：
CPU配合Cache高速缓冲存储器工作，如果内存的存取周期时间为60ms，高速缓存的存取周期时间为15ms，命中率为90%.，则高速缓冲单元的平均存取时间均为( )。
A．22.75ms
B．21.75ms
C．18.5ms
D．19.5ms
正确答案：D
-
第2题：
32、主存和CPU之间增加高速缓冲存储器的目的是（）
A．解决CPU和主存之间的速度不匹配问题
B．扩大主存容量
C．既扩大主存容量，又提高存取速度
D．仅为提高存取速度
A -
第3题：
主存储器的存储周期和存取时间相同。
B 存取时间(Ta)指从存储器读出或者写入一次信息所需要的平均时间；存取周期(Tc)指连续两次访问存储器之间所必需的最短时间间隔。对Tc一般有：Tc=Ta+Tr，其中Tr为复原时间；对SRAM指存取信息的稳定事件，对DRAM指刷新的又一次存取时间。 -
第4题：
在主存和CPU之间增加Cache的目的是(17)。在CPU执行一段程序的过程中，Cache的存取次数为2250次，由内存完成的存取次数为250次。若Cache的存取周期为6ns，内存的存取周期为24ns，则Cache的命中率为(18)，CPU的平均访问时间为(19)ns。
A．提高内存工作的可靠性
B．扩展内存容量
C．方便用户操作
D．提高CPU数据传输速率
正确答案：D
解析：计算机的存储系统主要由Cache(高速缓冲存储器)、内存和外存组成。Cache位于CPU与内存之间，其功能是提高CPU数据输入输出的速率，容量较小但读/写速度快。 -
第5题：
假设CPU执行某段程序时，共访问Cache命中1000次，访问主存20次。已知Cache的存取周期是20ns，主存的存取周期为100ns。则Cache-主存系统的命中率和平均访问时间分别为
A．0.9804，21.568ns
B．0.9800，21.568ns
C．0.9800，21.600ns
D．0.9800，21.600ns
0.789；81.65 ns；61.2%