假设主频为100MHz的微处理器以非流水线方式访问存取时间为50ns的DRAM存储器，则在T1周期与T2周期之间至少应插入【 】个等待状态。

题目

假设主频为100MHz的微处理器以非流水线方式访问存取时间为50ns的DRAM存储器，则在T1周期与T2周期之间至少应插入【 】个等待状态。

相似考题

1.假设主频为66MHz的Pentium微处理器以非流水线方式访问存取时间为60ns的DRAM存储器，则在T1周期与T2周期之间至少应插入几等特状态？A．1个B．2个C．4个D．6个

2.假设主频为66MHz的Pentium微处理器以非流水线方式访问存取时间为60ns的 DRAM存储器，则在T1周期与T2周期之间至少应插入______等待状态。A．1个B．2个C．4个D．6个

3.Pentium微处理器两种典型存储器操作时序为非流水线存储器周期与【 】周期。

4.不属于存储器的速度性能指标。A．存储周期B．存取时间C．主频D．存储器带宽

更多“假设主频为100MHz的微处理器以非流水线方式访问存取时间为50ns的DRAM存储器,则在T1周期与T2周期 ”相关问题

  • 第1题：

    某CPU主频为100MHz，每个指令周期为2.5个CPU周期，该机平均指令执行速度为20MIPS


    × (1)根据机器主频为100MHz,得时钟周期=1／100MHz=0．01μs。根据每个指令周期包含2个机器周期,每个机器周期包含2个时钟周期,则一条指令的执行时间为0．01μs×2×2=0．04μs,故该机平均指令执行速度为1／0．04μs=25MIPS。(2)若每条指令平均包含5个机器周期,每个机器周期包含4个时钟周期,而且主频不变,则一条指令的执行时间：勾0.01×4×5=0．2μs,故该机平均指令执行速度为1／0．2μs=5MIPs。

  • 第2题：

    2、假设CPU执行某段程序时，共访问Cache2500次，访问主存50次，已知Cache的存取周期为50ns，主存的存取周期为200ns。Cache-主存系统的平均访问时间为（）。

    A．53ns

    B．49ns

    C．56ns

    D．54ns


    0.789；81.65 ns；61.2%

  • 第3题：

    某CPU主频为100MHz，每个指令周期为2.5个CPU周期，该机平均指令执行速度为多少MIPS？


    × (1)根据机器主频为100MHz,得时钟周期=1／100MHz=0．01μs。根据每个指令周期包含2个机器周期,每个机器周期包含2个时钟周期,则一条指令的执行时间为0．01μs×2×2=0．04μs,故该机平均指令执行速度为1／0．04μs=25MIPS。(2)若每条指令平均包含5个机器周期,每个机器周期包含4个时钟周期,而且主频不变,则一条指令的执行时间：勾0.01×4×5=0．2μs,故该机平均指令执行速度为1／0．2μs=5MIPs。

  • 第4题：

    1、假设CPU执行某段程序时，共访问Cache2500次，访问主存50次，已知Cache的存取周期为50ns，主存的存取周期为200ns。Cache-主存系统的命中率为（）。

    A．0.02

    B．0.94

    C．0.98

    D．0.96


    C

  • 第5题：

    21、当DSP芯片主频为100MHz时，它的指令周期为：

    A．10ns

    B．100ns

    C．1ms

    D．10ms


    乘法；加法；延时

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