若构成一个六进制计数器，至少要采用 位触发器，这时构成的电路有 个有效状态， 个无效状态。

题目

若构成一个六进制计数器，至少要采用 位触发器，这时构成的电路有 个有效状态， 个无效状态。

相似考题

1.4个D触发器组成10进制计数器:()A、有效状态数有10个B、无效状态数有10个C、有效状态数有6个D、无效状态数有6E、总状态数有16个

2.若希望采用触发器设计一个六进制同步计数器,故需要()个触发器。A、3B、2C、6D、4

3.要构成5进制计数器,至少需要()个触发器。A、0B、1C、2D、3

4.构成一个7进制计数器需要3个触发器。()

更多“若构成一个六进制计数器，至少要采用 位触发器，这时构成的电路有 个有效状态， 个无效状态。”相关问题

  • 第1题：

    由四个触发器构成的二进制计数电路共有八个计数状态。 ()

    此题为判断题(对，错)。


    正确答案:错误

  • 第2题：

    一个四位二进制加法计数器,初始状态为0000经过2015个时钟脉冲后,此计数器的状态为()


    参考答案：0100

  • 第3题：

    由n位触发器构成的扭环形计数器，其无关状态数有(24)个。

    A．2n-n

    B．2n

    C．2n-2n

    D．2n-1


    正确答案：C
    解析：由n位触发器构成的扭环形计数器其有效状态数有2n个，无关状态数有2n-2n个。

  • 第4题：

    图示时序逻辑电路是一个（　　）。



    附：触发器的逻辑状态表为：


    A． 循环左移寄存器
    B． 循环右移寄存器
    C． 三位同步二进制计数器
    D． 异步三进制计数器

    答案：A
    解析：
    当复位信号产生后，三个触发器输出端Q2Q1Q0被置为101，由触发器的逻辑状态表可得下一个时钟脉冲的下降沿时刻到来时，Q2＝0，Q1＝1，Q0＝1，按照此规律，接下来的时钟脉冲下降沿时刻到来时，Q2Q1Q0依次被置为110、101、011……可见这是一个循环左移寄存器。

  • 第5题：

    图所示逻辑电路，设触发器的初始状态均为0，当

    时，该电路实现的逻辑功能是（　　）。

    A．同步十进制加法计数器
    B．同步八进制加法计数器
    C．同步六进制加法计数器
    D．同步三进制加法计数器

    答案：C
    解析：
    ①组成：该电路由于CP端连在一起，因此是同步计数器；
    ②列写驱动方程：J2＝K2＝Q1nQ0n，

    ③列写存储器状态方程：

    ④初始值为000，计数器CP释放脉冲后，计数循环为000→001→010→011→100?101。
    故为同步六进制加法计数器。

  • 第6题：

    欲构成能记最大十进制数为999的计数器，至少需要多少个双稳态触发器？( )

    A.10
    B.100
    C.1000

    答案：A
    解析：

  • 第7题：

    把一个三进制计数器和一个四进制计数器串联起来可构成（）。

    • A、七进制计数器
    • B、12进制计数器
    • C、14进制计数器
    • D、24进制计数器

    正确答案:B

  • 第8题：

    n个触发器构成的扭环计数器中，无效状态有（）个。

    • A、n
    • B、2n
    • C、2n-1
    • D、2n-2n

    正确答案:D

  • 第9题：

    触发器有（）个稳定状态，它可以记录（）位二进制码，存储8位二进制信息需要（）个触发器。


    正确答案:两；1；8

  • 第10题：

    n级触发器构成的环形计数器，其有效循环的状态数为（）

    • A、n个
    • B、2n个
    • C、2n-1个

    正确答案:A

  • 第11题：

    —个十进期计数器，至少霱要（）个触发器构成。

    • A、 2
    • B、 3
    • C、 4
    • D、 5

    正确答案:C

  • 第12题：

    填空题
    构成一个六进制计数器最少要采用（）位触发器，这时构成的电路有6个有效状态，2个无效状态。

    正确答案： 三
    解析： 暂无解析

  • 第13题：

    一个五位的二进制加法计数器,由00000状态开始,问经过75个输入脉冲后,此计数器的状态为___。


    正确答案：01011

  • 第14题：

    构成一个7进制计数器需要三个触发器。()

    此题为判断题(对，错)。


    参考答案：对

  • 第15题：

    试用上升沿JK触发器构成同步3位二进制加法计数器,要求画出逻辑电路图。


    答案：

  • 第16题：

    图示时序逻辑电路是一个（　　）。



    附：触发器的逻辑状态表为：



    A、左移寄存器
    B、右移寄存器
    C、异步三位二进制加法计数器
    D、同步六进制计数器

    答案：C
    解析：
    由图可知，三个触发器触发脉冲来自不同信号，且为上升沿触发，应为上升沿触发的异步计数器。

  • 第17题：

    图所示逻辑电路，设触发器的初始状态均为“0”。当RD＝1时，该电路的逻辑功能为（　　）。

    A．同步八进制加法计数器
    B．同步八进制减法计数器
    C．同步六进制加法计数器
    D．同步六进制减法计数器

    答案：C
    解析：
    ①组成：该电路由于CP端连在一起，因此是同步计数器；
    ②列写驱动方程：

    ③列写存储器状态方程：

    ④初始值为000，计数器CP释放脉冲后，计数循环为

    故为同步六进制加法计数器。

  • 第18题：

    有电感L或电容C构成的电路中，从一个稳定状态换到另一个稳定状态，总是要产生过渡过程的。


    正确答案:正确

  • 第19题：

    凡具有两个稳定状态的器件都可构成二进制计数器。


    正确答案:正确

  • 第20题：

    4位二进制计数器有8个计数状态。


    正确答案:错误

  • 第21题：

    一个（）触发器就是一个一位的二进制计数器。


    正确答案:T

  • 第22题：

    计数器可用触发器构成，（）JK触发器可以构成一个十进制计数器。

    • A、2个
    • B、4个
    • C、5个
    • D、10个

    正确答案:B

  • 第23题：

    填空题
    用四位移位寄存器构成环行计数器时，有效状态共有（）个。

    正确答案： 4
    解析： 暂无解析

  • 第24题：

    判断题
    使用3个触发器构成的计数器最多有8个有效状态。
    A

    对

    B

    错


    正确答案： 错
    解析： 暂无解析

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