图题 6-24所示为异步4位二进制加法计数器74LS293组成的计数器电路，试说明该计数电路是多少进制计数器，并说明复位信号RESET的有效电平,

根据题96图（b）可知，时序电路的输出状态为：000—001—010—100—000—100……。因此，时序电路为四进制计数器。

由题图中的功能表可以看出：加法计数器74LS161预置数为DCBA＝（0011）2，当QD＝1，QC＝1首次出现时，即输出为（1100）2重新进行预置数。其它情况继续保持计数。从（0011）2到（1100）2需计数9次，因此为九进制计数器。

CP没有接到所有触发器的时钟端，因此是异步时序电路，具有减法规律。

①组成：该电路由于CP端连在一起，因此是同步计数器；
②列写驱动方程：

③列写存储器状态方程：

④初始值为000，计数器CP释放脉冲后，计数循环为

故为同步六进制加法计数器。

图中电路由四个JK触发器级联而成，J=K=1，各触发器输入端都为1，为计数状态，CP脉冲下降沿来到后触发器计数翻转。当A、B、C三个开关都断开时，设四个触发器的初始状态为Q3Q2Q1Q0=0000，当第一个时钟脉冲下降沿来到时，Q0计数翻转，此时的触发器为0001；第二个下降沿来临时，Q0翻转计数变成0，由于Q0从1跳变到0，触发Q1计数翻转，此时触发器状态为0010。以此类推，触发器的状态转换为：0000→0001→0010→0011→0100→0101→0110→0111→1000→1001→1010→1011→1100→1101→1110→1111→0000，在第16个脉冲到来后，计数器循环一周回到原状态，所以该电路实现的是一个16进制的加法计数器。每一个计数器都是工作在2进制计数状态，进位模为M=2n（n为触发器级数）。
现在依次闭合A，B，C，则分别使得每次只有前几个触发器工作，因此，相应的触发器的级数分别变为3，2，1，对应的进位模为8，4，2。

正确答案是D。

由图可知，三个触发器触发脉冲来自不同信号，且为上升沿触发，应为上升沿触发的异步计数器。

解 CO=Q0· Q1 · Q2 · Q3· CE
初始状态为0000?0000，当右面的计数器C0输出为1时，也就是当所有输出为1111? 1111时，整个计数器通过置数法置成0000?0000。
答案:A

①组成：该电路由于CP端连在一起，因此是同步计数器；
②列写驱动方程：J2＝K2＝Q1nQ0n，

③列写存储器状态方程：

④初始值为000，计数器CP释放脉冲后，计数循环为000→001→010→011→100?101。
故为同步六进制加法计数器。

74LS161为集成计数器，利用其异步清零功能（即CR＝0时置零）实现十二进制记数功能，主循环过程如下图所示。



由图可知，74LS161从0000状态（置零状态）开始计数，当输入第12个CP脉冲（上升沿）时，输出QDQCQBQA＝1100，



此时异步清零低电平动作，计数器返回0000状态重新开始计数。

74LS161是4位二进制同步加法计数器，RD端为置零端，利用预置数可实现24位以下的加法计数。当逻辑式Q3Q2Q1Q0＝1001时，计数器重新置零。则计数器的状态为：0000—0001—0010—0011—0100—0101—0110—0111—1000—（1001）0000，其中状态1001为瞬时状态。因此，为九进制计数器。
74LS290是4位二进制异步加法计数器，RD端为置零端，当逻辑式Q3Q2Q1Q0＝0111时，计数器重新置零。则计数器的状态为：0000—0001—0010—0011—0100—0101—0110—（0111）0000，其中状态0111为瞬时状态。因此，为七进制计数器。

JK触发器的特征方程为：



可知：



故可列真值表如题解表。由真值表可知，此电路完成了5种状态的循环转换，为五进制加法计数器。