讲解中提到的VHDL和Verilog 这两中HDL语言先后与1987年和1995年成为（）标准A．EIB．SCIC．IEEED．IEE．NIF．802.11

题目

讲解中提到的VHDL和Verilog 这两中HDL语言先后与1987年和1995年成为（）标准

A．EI

B．SCI

C．IEEE

D．IE

E．NI

F．802.11

相似考题

1.常用的硬件描述语言有()A.VHDL、Verilog、c语言B.ABEL、c++C.VHDL、Verilog、ABELD.汇编语言、ABEL、VHDL

2.目前常用的硬件描述语言为:Verilog HDL和 VHDL。()此题为判断题(对，错)。

3.混合仿真器就是能同时支持Verilog和VHDL的仿真器。()此题为判断题(对，错)。

4.●硬件描述语言一般包括VHDL、Verilog、Superlog、SystemC等，在VHDL设计中，一个完整的设计单元应当包含5部分，下面不属于这5部分的是(32)。(32)A．实体B．结构体C．赋值D．配置

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  • 第1题：

    Verilog HDL支持条件运算符。()

    此题为判断题(对，错)。


    参考答案：对

  • 第2题：

    Verilog HDL中实数型和字符串型常量是可以综合的。()

    此题为判断题(对，错)。


    参考答案：错

  • 第3题：

    Verilog HDL中的变量一般分为两种数据类型:net型和variable型。()

    此题为判断题(对，错)。


    参考答案：对

  • 第4题：

    数字电路设计当然必问Verilog/VHDL，如设计计数器。（未知）


    正确答案：
            

  • 第5题：

    随着EDA技术的不断完善与成熟，（）的设计方法更多的被应用于Verilog HDL设计当中。


    正确答案:自顶向下

  • 第6题：

    VHDL中存在两种延时类型：（）延时和（）延时。


    正确答案:惯性；传输

  • 第7题：

    Verilog 语言规定的两种主要的数据类型分别是 wire(或 net) 和 reg 。程序模块中输入，输出信号的缺省类型为 （） 。


    正确答案:wire(或 net)

  • 第8题：

    下面哪个是可以用verilog语言进行描述，而不能用VHDL语言进行描述的级别？（）

    • A、开关级
    • B、门电路级
    • C、体系结构级
    • D、寄存器传输级

    正确答案:A

  • 第9题：

    IEEE 标准的硬件描述语言是 （）和 VHDL。


    正确答案:verilog HDL

  • 第10题：

    简述VHDL语言与计算机语言的差别。


    正确答案: 运行的基础
    –计算机语言是在CPU＋RAM构建的平台上运行
    –VHDL设计的结果是由具体的逻辑、触发器组成的数字电路
    执行方式
    –计算机语言基本上以串行的方式执行
    –VHDL在总体上是以并行方式工作
    验证方式
    –计算机语言主要关注于变量值的变化
    –VHDL要实现严格的时序逻辑关系

  • 第11题：

    教师的提问、讲解和讲述和演示中要尽量使用成人化的语言，引导儿童理解，同时加强与幼儿的沟通。


    正确答案:错误

  • 第12题：

    问答题
    VHDL语言的变量和信号有什么区别？

    正确答案： 1，信号赋值是有一定延迟的，而变量赋值是没有延迟的，
    2，对于进程语句来说，进程只对信号敏感，而不对变量敏感
    3，信号在莫一时刻除了具有当前值外，还有一定的历史信息，而变量在某一时刻只包含一个值，
    4，信号可以是多进程的的全局信号，而变量只在定义它的过程，函数，和进程中可见，
    5，信号时硬件中连线的抽象描述，其功能是保存变化的数据值和连接子元件，信号在元件的端口连接元件，变量在硬件中没有类似的对应关系，主要应用于高层次的建模中。
    解析： 暂无解析

  • 第13题：

    Verilog HDL中assign为持续赋值语句。()

    此题为判断题(对，错)。


    参考答案：对

  • 第14题：

    Verilog HDL中整数型常量是不可以综合的。()

    此题为判断题(对，错)。


    参考答案：错

  • 第15题：

    Verilog HDL数据类型是用来表示数字电路中的物理连线、数据存储和传输单元等物理量的。()

    此题为判断题(对，错)。


    参考答案：对

  • 第16题：

    用verilog/vhdl写一个fifo控制器(包括空，满，半满信号)。（飞利浦－大唐笔试）


    正确答案：
               

  • 第17题：

    血脂和脂蛋白测定中，"两者的测定直接反映HDL和LDL含量与功能"属于（）


      正确答案:C

    • 第18题：

      Verilog语言与C语言的区别，不正确的描述是（）

      • A、Verilog语言可实现并行计算，C语言只是串行计算；
      • B、Verilog语言可以描述电路结构，C语言仅仅描述算法；
      • C、Verilog语言源于C语言，包括它的逻辑和延迟；
      • D、Verilog语言可以编写测试向量进行仿真和测试。

      正确答案:C

    • 第19题：

      Verilog HDL中任务可以调用其他任务和（）。


      正确答案:函数

    • 第20题：

      简述Verilog HDL编程语言中函数与任务运用有什么特点？


      正确答案: 函数和任务都能独立完成相应电路功能，通过在同一模块中的调用实现相应逻辑电路功能。但它们又有以下不同：
      ⑴、函数中不能包含时序控制语句，对函数的调用，必须在同一仿真时刻返回。而任务可以包含时序控制语句，任务的返回时间和调用时间可以不同。
      ⑵、在函数中不能调用任务，而任务中可以调用其它任务和函数。但在函数中可以调用其它函数或函数自身。
      ⑶、函数必须包含至少一个端口，且在函数中只能定义input端口。任务可以包含0个或任何多个端口，且可以定义input、output和inout端口。
      ⑷、函数必须返回一个值，而任务不能返回值，只能通过output或inout端口来传递执行结果。

    • 第21题：

      Verilog HDL语言进行电路设计方法有哪几种？


      正确答案: 1、自上而下的设计方法（Top-Down）
      2、自下而上的设计方法（Bottom-Up）
      3、综合设计的方法

    • 第22题：

      VHDL语言的变量和信号有什么区别？


      正确答案: 1，信号赋值是有一定延迟的，而变量赋值是没有延迟的，
      2，对于进程语句来说，进程只对信号敏感，而不对变量敏感
      3，信号在莫一时刻除了具有当前值外，还有一定的历史信息，而变量在某一时刻只包含一个值，
      4，信号可以是多进程的的全局信号，而变量只在定义它的过程，函数，和进程中可见，
      5，信号时硬件中连线的抽象描述，其功能是保存变化的数据值和连接子元件，信号在元件的端口连接元件，变量在硬件中没有类似的对应关系，主要应用于高层次的建模中。

    • 第23题：

      硬件描述语言的两种主要标准是（）

      • A、VHDL和Verilog HDL
      • B、VHDL和AHDL
      • C、AHDL和Verilog HDL
      • D、Verilog HDL和MHDL

      正确答案:A

    • 第24题：

      问答题
      什么是硬件描述语言？与其它HDL语言相比，用VHDL语言设计电子线路有什么优点？

      正确答案： 可以描述硬件电路的功能，信号连接关系及定时关系的一种语言，称为硬件描述语言。
      和其它HDL语言相比，VHDL语言的优点如下：
      1.易于共享和交流。易于将VHDL代码在不向的工作平台（如工作站和PC机）和开发工具之间交换。
      2.设计结果与工艺无关。设计者可以专心致力于其功能，即需求规范的实现，而不需要对不影响功能的与工艺有关的因素花费过多的时间和精力。
      3.设计方法灵活、支持广泛。VHDL语言可以支持自上而下（TopDown）和基于库（Library-Based）的设计方法，支持同步电路、异步电路、FPGA以及其它随机电路的设计。
      4.系统硬件描述能力强。VHDL语言具有多层次描述系统硬件功能的能力，可以从系统的数学模型直至门级电路。另外，高层次的行为描述可以与低层次的RTL描述和结构描述混合使用。
      解析： 暂无解析

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