卡诺图写出逻辑表达使。(威盛VIA 2003.11.06 上海笔试试题)
第1题:
说说静态、动态时序模拟的优缺点。(威盛VIA 2003.11.06 上海笔试试题)
第2题:
画出CMOS的图,画出tow-to-one mux gate。(威盛VIA 2003.11.06 上海笔试试题)
第3题:
一个状态机的题目用verilog实现(不过这个状态机画的实在比较差,很容易误解的)。(威盛VIA 2003.11.06 上海笔试试题)
第4题:
对于卡诺图,下列说法正确的是(14)。
A.卡诺图是用来化简逻辑表达式的有效手段
B.卡诺图化简逻辑表达式时,只能合并卡诺图中的1
C.卡诺图化简逻辑表达式时,只能合并卡诺图中的0
D.卡诺图能减少逻辑错误
第5题:
Please explain how we describe the resistance in semiconductor. Compare the resistance of a metal,poly and diffusion in tranditional CMOS process.(威盛笔试题circuit design-beijing-03.11.09)
第6题:
用一种编程语言写n!的算法。(威盛VIA 2003.11.06 上海笔试试题)
第7题:
说出你的理想。说出你想达到的目标。 题目是英文出的,要用英文回答。(威盛VIA
2003.11.06 上海笔试试题)
第8题:
Please draw schematic of a common SRAM cell with 6 transistors,point out
which nodes can store data and which node is word line control? (威盛笔试题
circuit design-beijing-03.11.09)
第9题:
已知函数的逻辑表达式怎样得到它的卡诺图?
第10题:
用卡诺图化简逻辑函数的步骤除了将函数化简为最小项之和的形式外还有()。
第11题:
常用的逻辑函数的表示方法有()。
第12题:
逻辑函数表达式
真值表
卡诺图
逻辑图
时序图
符号图
第13题:
一个四级的Mux,其中第二级信号为关键信号如何改善timing。(威盛VIA2003.11.06上海笔试试题)
第14题:
用逻辑们画出D触发器。(威盛VIA 2003.11.06 上海笔试试题)
第15题:
Please draw schematic of a common SRAM cell with 6 transistors,point out which nodes can store data and which node is word line control? (威盛笔试题circuit design-beijing-03.11.09)
第16题:
Asic的design flow。(威盛VIA 2003.11.06 上海笔试试题)
第17题:
cache的主要部分什么的。(威盛VIA 2003.11.06 上海笔试试题)
第18题:
C语言实现统计某个cell在某.v文件调用的次数(这个题目真bt) (威盛VIA2003.11.0
6 上海笔试试题)
第19题:
解释setup和hold time violation,画图说明,并说明解决办法。(威盛VIA 2003.11.06 上海笔试试题)
Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前,数据稳定不变的
时间。输入信号应提前时钟上升沿(如上升沿有效)T时间到达芯片,这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿,数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后,数据稳定不变的时间。如果hold time 不够,数据同样不能被打入触发器。
建立时间(Setup Time)和保持时间(Hold time)。建立时间是指在时钟边沿前,数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话,那么DFF将不能正确地采样到数据,将会出现 metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间,那么超过量就分别被称为建立时间裕量和保持时间裕量。
第20题:
下列说法,()不是逻辑函数的表示方法。
第21题:
下列说法中,()不是逻辑函数的表示方法。
第22题:
组合电路逻辑功能的表示方法有()。
第23题:
真值表
卡诺图
逻辑表达式
时序图