用D触发器实现2倍分频的Verilog描述？ （汉王笔试）

题目

用D触发器实现2倍分频的Verilog描述？ （汉王笔试）

相似考题

1.常用的硬件描述语言有()A.VHDL、Verilog、c语言B.ABEL、c++C.VHDL、Verilog、ABELD.汇编语言、ABEL、VHDL

2.用传输门和倒向器搭一个边沿触发器。（扬智电子笔试）

3.用逻辑们画出D触发器。（威盛VIA 2003.11.06 上海笔试试题）

4.用波形表示D触发器的功能。（扬智电子笔试）

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  • 第1题：

    画出DFF的结构图,用verilog实现之。（威盛）


    正确答案：
         

  • 第2题：

    怎样用D触发器、与或非门组成二分频电路？（东信笔试）


    正确答案：
           

  • 第3题：

    可编程逻辑器件在现代电子设计中越来越重要，请问：a) 你所知道的可编程逻辑器件有哪些？ b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。（汉王笔试）


    正确答案：

     

    PAL，PLD，CPLD，FPGA。
    module dff8(clk , reset, d, q);
    ｉｎｐｕｔ clk;
    ｉｎｐｕｔ reset;
    ｉｎｐｕｔ d;
    output q;
    reg q;
    always @ (posedge clk or posedge reset)
    if(reset)
    q <= 0;
    else
    q <= d;
    endmodule

  • 第4题：

    一个状态机的题目用verilog实现（不过这个状态机画的实在比较差，很容易误解的）。（威盛VIA 2003.11.06 上海笔试试题）


    正确答案：
           

  • 第5题：

    用verilog/vddl检测stream中的特定字符串（分状态用状态机写）。（飞利浦－大唐笔试）


    正确答案：
           

  • 第6题：

    什么是同步逻辑和异步逻辑？（汉王笔试）


    正确答案：

     

    同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。

  • 第7题：

    什么是Setup 和Holdup时间？（汉王笔试）


    正确答案：

     

     

  • 第8题：

    你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？（汉王笔试）


    正确答案：

     

    常用逻辑电平：12V，5V，3.3V；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。

  • 第9题：

    Verilog语言与C语言的区别，不正确的描述是（）

    • A、Verilog语言可实现并行计算，C语言只是串行计算；
    • B、Verilog语言可以描述电路结构，C语言仅仅描述算法；
    • C、Verilog语言源于C语言，包括它的逻辑和延迟；
    • D、Verilog语言可以编写测试向量进行仿真和测试。

    正确答案:C

  • 第10题：

    用PLC可以实现对输入信号的（）分频。

    • A、八
    • B、四
    • C、二
    • D、任意

    正确答案:C

  • 第11题：

    8051单片机的RST引脚内部接有（）。

    • A、施密特触发器
    • B、单稳触发器
    • C、D触发器
    • D、分频器

    正确答案:A

  • 第12题：

    若两个D触发器级联（QD连接），则他们构成了（）

    • A、4分频器
    • B、2位的移位寄存器
    • C、2分频器
    • D、除法器

    正确答案:B

  • 第13题：

    请画出用D触发器实现2倍分频的逻辑电路？（汉王笔试）


    正确答案：
         

  • 第14题：

    写异步D触发器的verilog module。(扬智电子笔试) module dff8(clk , reset, d, q); input clk;

    写异步D触发器的verilog module。（扬智电子笔试）

    module dff8(clk , reset, d, q);

    ｉｎｐｕｔ clk;

    ｉｎｐｕｔ reset;

    ｉｎｐｕｔ [7:0] d;

    output [7:0] q;

    reg [7:0] q;

    always @ (posedge clk or posedge reset)

    if(reset)

    q <= 0;

    else

    q <= d;

    endmodule


    正确答案：
          

  • 第15题：

    用VERILOG或VHDL写一段代码，实现10进制计数器。（未知）


    正确答案：
        

  • 第16题：

    画出可以检测10010串的状态图,并verilog实现之。（威盛）


    正确答案：
              

  • 第17题：

    用verilog/vhdl写一个fifo控制器(包括空，满，半满信号)。（飞利浦－大唐笔试）


    正确答案：
               

  • 第18题：

    什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试）


    正确答案：

     

    线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现，由于不用oc门可能使灌电流过大，而烧坏逻辑门。同时在输出端口应加一个上拉电阻。

  • 第19题：

    什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试）


    正确答案：

     

    在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。

  • 第20题：

    怎样用D触发器、与或非门组成二分频电路？（***笔试）


    正确答案：
                   

  • 第21题：

    下面哪个是可以用verilog语言进行描述，而不能用VHDL语言进行描述的级别？（）

    • A、开关级
    • B、门电路级
    • C、体系结构级
    • D、寄存器传输级

    正确答案:A

  • 第22题：

    T触发器广泛用于（）电路和分频电路。


    正确答案:计数

  • 第23题：

    硬件描述语言的两种主要标准是（）

    • A、VHDL和Verilog HDL
    • B、VHDL和AHDL
    • C、AHDL和Verilog HDL
    • D、Verilog HDL和MHDL

    正确答案:A

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