图所示逻辑电路，当A＝0，B＝1时，CP脉冲到来后D触发器（　　）。 A．保持原状态 B．置0 C．置1 D．具有计数功能

题目
图所示逻辑电路，当A＝0，B＝1时，CP脉冲到来后D触发器（　　）。

A．保持原状态
B．置0
C．置1
D．具有计数功能
相似考题

1.由JK触发器装换成的T触发器，其输出状态在CP脉冲的()时变化。A.高电平B.低电平C.上升沿到来D.下降沿到来

2.设脉冲上升沿触发的JK触发器Qn=0,J=1,当cp上升来到时Qn＋1为 ( )A.1B.0C.保持D.不定态

3.图4-27(a),(b)分别示出了触发器和逻辑门构成的脉冲分频器电路,CP脉冲如图4-27(c)所示,各触发器的初始状态皆为0.(1)试画出图4-27(a)的Q1、Q2和F的波形.(2)试画出图4-27(b)的Q1、Q2和Y的波形.

4.同步时序逻辑电路中各触发器的时钟脉冲CP是同一个信号。此题为判断题(对，错)。

更多“图所示逻辑电路，当A＝0，B＝1时，CP脉冲到来后D触发器（　　）。 ”相关问题

  • 第1题：

    逻辑电路如图所示，A=“0”时，C脉冲来到后，JK触发器应：


    A.具有计数功能
    B.置“0”
    C.置“1”
    D.保持不变

    答案：A
    解析：

  • 第2题：

    逻辑电路如图所示，当A=“0”，B=“1”时，C脉冲来到后，D触发器应( )。


    A.具有计数功能
    B.保持原状态
    C.置“0”
    D.置“1”

    答案：A
    解析：
    “=1”为异或门的逻辑符号，即F=ab+ab

  • 第3题：

    逻辑电路如图所示，A=“1”时，C脉冲来到后D触发器（　　）。

    A．具有计数器功能
    B．置“0”
    C．置“1”
    D．无法确定

    答案：A
    解析：
    D触发器的逻辑关系式为，

  • 第4题：

    由两个主从型JK触发器组成的逻辑电路如图a)所示，设Q1、Q2的初始态是0、0， 已知输入信号A和脉冲信号CP的波形，如图b)所示，当第二个CP脉冲作用后，Q1、Q2将变为：


    A. 1、1
    B. 1、0
    C. 0、1
    D.保持0、0不变

    答案：C
    解析：
    提示：该触发器为负边沿触发方式，即：当时钟信号由高电平下降为低电平时刻输出端的状态可能发生改变。

  • 第5题：

    由两个主从型JK触发器组成的电路如图（a）所示，设Q1、Q2的初始态是00，已知输入信号A和脉冲信号CP的波形，如图（b）所示，当第一个CP脉冲作用后，输出将为（　　）。


    A．00
    B．01
    C．10
    D．11

    答案：D
    解析：

  • 第6题：

    逻辑电路图及相应的输入CP、A、B的波形分别如图所示，初始状态Q1＝Q2＝0，当RD＝1时，D、Q1、Q2端输出的波形分别是（　　）。




    答案：A
    解析：
    首先分析D端输出，D的逻辑表达式为

    故只有当A＝B＝1时，D＝0，可排除B、D项。D触发器为边沿触发器，特征表如题28解表所示，输出Q只在时钟信号边沿改变，分析可得，A、C选项的Q1端输出均为正确的。对于第二个JK触发器，它的时钟信号与CP相反，当Q1＝1时，输出Q2在每个时钟信号的下降沿翻转；当Q1＝0时，输出Q2在时钟信号的下降沿变为0，可得A项正确。

  • 第7题：

    D触发器的应用电路如图所示，设输出Q的初值为0，那么，在时钟脉冲CP的作用下，输出Q为:

    A. 1
    B. CP
    C.脉冲信号，频率为时钟脉冲频率的1/2
    D.0


    答案：D
    解析：
    提示 该电路是D触发器，这种连接方法构成保持状态。

  • 第8题：

    同步时序逻辑电路中各触发器的时钟脉冲CP是同一个信号。


    正确答案:正确

  • 第9题：

    由D触发器转换成的T触发器其输出状态是在CP脉冲的（）时变化。

    • A、下降沿到来
    • B、上升沿到来
    • C、低电平
    • D、高电平

    正确答案:B

  • 第10题：

    当（）时，触发器翻转，每来一个CP脉冲，触发器的状态都要改变一次。

    • A、J=0，K=0
    • B、J=0，K=1
    • C、J=1，K=0
    • D、J=1，K=1

    正确答案:D

  • 第11题：

    判断题
    若D触发器的输入D=1，则当CP到来后其输出Q=1。
    A

    对

    B

    错


    正确答案： 错
    解析： 暂无解析

  • 第12题：

    单选题
    由D触发器转换成的T触发器其输出状态是在CP脉冲的（）时变化。
    A

    下降沿到来

    B

    上升沿到来

    C

    低电平

    D

    高电平


    正确答案： A
    解析： 暂无解析

  • 第13题：

    D触发器组成的电路如图a)所示。设Q1、Q2的初始态是0、0，已知CP脉冲波型，Q2的波形是图b)中哪个图形？


    答案：A
    解析：
    提示：从时钟输入端的符号可见，该触发器为正边沿触发方式。即：当时钟信号由低电平上升为髙电平时刻，输出端的状态可能发生改变，变化的逻辑结果由触发器的逻辑表决定。

  • 第14题：

    由两个主从型JK触发器组成的逻辑电路如图a）所示，设Q1、Q2的初始态是00，已知输入信号A和脉冲信号CP的波形如图b）所示，当第二个CP脉冲作用后，Q1Q2将变为（　　）。

    A．11
    B．10
    C．01
    D．保持00不变

    答案：C
    解析：
    根据触发器符号可见输出信号在CP脉冲的下降沿动作。根据JK触发器的特征方程

    得到当第二个CP脉冲作用后，Q1Q2将变为01。

  • 第15题：

    逻辑电路如图所示，A=“1”时，C脉冲来到后，D触发器应：


    A.具有计数器功能
    B.置“0”
    C.置 “1”
    D.无法确定

    答案：A
    解析：

  • 第16题：

    D触发器的应用电路如图所示，设输出Q的初值为0，那么，在时钟脉冲cp的作用下，输出Q为：


    A.1
    B.cp
    C.脉冲信号，频率为时钟脉冲频率的1/2
    D.0

    答案：D
    解析：
    该电路是D触发器，这种连接方法构成保持状态。

  • 第17题：

    图示逻辑电路，当A＝1，B＝0时，则CP脉冲来到后D触发器状态是（　　）。


    A． 保持原状态
    B． 具有计数功能
    C． 置“0”
    D． 置“1”

    答案：B
    解析：
    D触发器的特征方程Qn＋1＝D，故电路的逻辑式为：



    故当A＝1，B＝0时，则：



    因此，随着CP脉冲的到来，触发器的状态Q是随着输入信号D改变，则D触发器的状态具有计数功能。

  • 第18题：

    下列说法不正确的是( )。

    A.JK触发器是在CP脉冲下降沿触发，触发后的触发器状态取决于CP脉冲下降沿前一刻的J、K值，服从JK触发器的真值表或特性方程
    B.
    C.JK触发器和D触发器可以转换为T触发器
    D.T触发器当输入端T=O时，每来一个CP脉冲触发，触发器的状态就改变一次

    答案：D
    解析：
    D的正确说法应该是：T触发器当输入端T=l时，每来一个CP脉冲触发，触发器的状态就改变一次。

  • 第19题：

    图a)所示电路中，复位信号，信号A及时钟脉冲信号cp如图b)所示，经分析可知，在第一个和第二个时钟脉冲的下降沿时刻，输出Q分别等于：

    A. 0 0
    B. 0 1
    C. 1 0
    D. 1 1


    答案：A
    解析：
    提示 此电路是组合逻辑电路（异或门）与时序逻辑电路（D触发器）的组合应用，电路的初始状态由复位信号RD确定，输出状态在时钟脉冲信号CP的上升沿触发。

  • 第20题：

    已知主从JK触发器的初始状态为0态，当J＝0，K＝1时，CP脉冲作用后，Q端状态应为（）。

    • A、0状态
    • B、1状态
    • C、保持
    • D、翻转

    正确答案:A

  • 第21题：

    T触发器的输出状态是在CP脉冲的（）到来时改变。

    • A、上升沿
    • B、下降沿
    • C、高电平
    • D、低电平

    正确答案:B

  • 第22题：

    若D触发器的输入D=1，则当CP到来后其输出Q=1。


    正确答案:正确

  • 第23题：

    判断题
    同步时序逻辑电路中各触发器的时钟脉冲CP不一定相同。
    A

    对

    B

    错


    正确答案： 错
    解析： 暂无解析

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