0.25×109条指令/秒
0.97×109条指令/秒
1.0×109条指令/秒
1.03×109条指令/秒
第1题:
某CPU的主振频率为100 MHz,平均每个机器周期包含4个主振周期。各类指令的平均机器周期数和使用频度如表2.9所示,则该计算机系统的速度为平均约(5)兆指令/秒。若某项事务处理工作所要执行的机器指令数是控制程序(以访内、比较与转移等其他指令为主)220000条指令和业务程序(以包括乘除在内的算术逻辑运算为主)90000条指令,且指令使用频度基本如表2.9所示,则该计算机系统的事务处理能力约为(6)项/秒。若其他条件不变,仅提高主振频率至150 MHz,则此时该计算机速度为平均约(7)兆指令/秒,对上述事务的处理能力约为(8)项/秒。若主频仍为100 MHz,但由于采用了流水线和专用硬件等措施,使各类指令的每条指令平均机器周期数都变为1.25,则此时计算机的速度平均约(9)兆指令/秒。
A.1
B.5
C.10
D.15
E.20
第2题:
在指令流水线中,最大吞吐率是指
A.流水线上所完成指令的最大数量
B.流水线达到稳定状态后可获得的吞吐率
C.流水线上所完成指令或输出结果的数量
D.流水线工作中能达到的吞吐率
第3题:
第4题:
第5题:
第6题:
第7题:
第8题:
指令流水线右取指(IF) 、译码(ID)、执行 (EX) 、访存(MEM)、写回寄存器堆(WB)五个过程段,共有20条指令连续输入此流水线。 (1)画出流水处理的时空图,假设时钟周期为100ns。 (2)求流水线的实际吞吐率(单位时间里执行完毕的指令数)。
略
第9题:
假定最复杂的一条指令所用的组合逻辑分成6块,依次为A~F,其延迟分别为80ps、30ps、60ps、50ps、70ps、10ps。在这些组合逻辑块之间插入必要的流水段寄存器就可实现相应的指令流水线,寄存器延迟为20ps。理想情况下,以下各种方式所得到的时钟周期、指令吞吐率和指令执行时间各是多少?应该在哪里插入流水线寄存器?吞吐量最大的流水线
第10题:
基本DLX流水线中,假设分支指令需要4个时钟周期,其它指令需要5个时钟周期,分支指令占总指令数的12%,问CPI=(),若把ALU指令的写回提前到MEM段,ALU指令占总指令数的44%,则PI=()。
第11题:
CPU内使用流水线技术后,下列说法可能的是()
第12题:
0.25×109条指令/秒
0.97×109条指令/秒
1.0×109条指令/秒
1.03×109条指令/秒
第13题:
某指令流水线由5段组成,各段所需要的时间如下图所示。连续输入100条指令时的吞吐率为( )。
A.B.
C.
D.
第14题:
具有流水线结构的CPU,一般情况下指令的执行时间主要取决于( )。
A.指令执行的步骤
B.CPU有无等待状态
C.CPU的时钟周期
D.CPU内的Cache存储器的大小
第15题:
第16题:
第17题:
第18题:
第19题:
第20题:
在高速计算机中,广泛采用流水线技术。例如,可以将指令执行分成取指令、分析指令和执行指令3个阶段,不同指令的不同阶段可以(1)执行;各阶段的执行时间最好(2);否则在流水线运行时,每个阶段的执行时间应取(3)。空白(2)处应选择()
第21题:
假定某计算机工程师想设计一个新CPU,一个典型程序的核心模块有一百万条指令,每条指令执行时间为100ps。实际流水线并不是理想的,流水段间数据传送会有额外开销。这些开销是否会影响指令执行时间(Instruction latency)和指令吞吐率(Instruction throughput)?
第22题:
CPU中有一条以上的流水线且每个时钟周期可以完成一条以上指令的技术是()
第23题:
取指令和执行指令同步进行
取指令和执行指令异步进行
正在执行的指令与流水线中的指令冲突
流水线内的指令无效
流水线取指与执行的指令有关
流水线取指与执行的指令无火
第24题:
为0
为1个周期
相等
不等