增加Cache块大小，对Cache性能有何影响？其原因是什么？
题目
增加Cache块大小，对Cache性能有何影响？其原因是什么？
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第1题：
下列因素中，与Cache的命中率无关的是()。A.主存的存取时间
B.块的大小
C.Cache的组织方式
D.Cache的容量答案：A解析：主存的存取时间和Cache的命中率无关，Cache块的大小和组织方式会影响到Cache命中率，Cache容量越大，命中率会越高。 -
第2题：
在Cache中，只要增加块容量，一定可以减小失效率。
正确答案:错误 -
第3题：
组相联映像、LRU替换的Cache存储器，不影响Cache命中率的是（）。
- A、增加Cache中的块数
- B、增大组的大小
- C、增大主存容量
- D、增大块的大小
正确答案:C -
第4题：
在Cache-主存中，改进Cache性能的某一方面是以损失另一方面性能为代价的。如增加Cache块大小在降低失效率的同时增加（），而提高相联度在降低失效率的同时则是以增加（）为代价的。
正确答案:失效开销；命中时间 -
第5题：
容量为8KB的直接映象Cache，块大小为32B，则共有（）块。
正确答案:256 -
第6题：
Cache的容量对命中率的影响，以下说法正确的是（）。
- A、Cache容量越大，命中率增加的越大。
- B、Cache容量很小时，命中率随容量的增加不太明显。
- C、当Cache容量由很小开始增加时命中率增加的比较明显，当容量达到一定程度，容量增加命中率改善的并不大。
- D、Cache容量越大，命中率增加的越小。
正确答案:C -
第7题：
Cache用组相联映射，一块大小为128B，Cache共64块，4块分一组。主存有4096块，主存地址共需（）位。
- A、19
- B、18
- C、17
- D、16
正确答案:A -
第8题：
问答题增加Cache块大小一定会降低失效率吗？正确答案： 不一定。
对于给定的Cache容量，当块大小增加时，失效率开始是下降，后来反而上升了。主要因为增加块大小会产生双重作用。一方面它减少了强制性失效；另一方面，可能会增加冲突失效。解析： 暂无解析 -
第9题：
问答题增加Cache块大小，对Cache性能有何影响？其原因是什么？正确答案： （1）对给定的Cache容量，当块大小增加失效率开始是下降，后来反而上升了；
（2）Cache容量越大，使失效率达到最低的块大小就越大。
导致上述失效率先下降后上升的原因，在于增加块大小会产生双重作用。
一方面它减少了强制性失效，因为局部性原理有时间局部性和空间局部性两方面的含义，增加块大小利用了空间局部性；
另一方面，由于增加块大小会减少Cache中块的数目，所以有可能会增加冲突失效。在Cache容量较小时，甚至还会增加容量失效。
刚开始增加块大小时，由于块大小还不是很大，上述的第一种作用超过第二种作用，从而使失效率下降。但等到块大小较大时，第二种作用超过第一种作用，使失效率上升。解析： 暂无解析 -
第10题：
单选题采用组相联映像的Cache存储器，为提高其等效性访问速度应（）。A增大主存容量（Cache大小不变）
B增加Cache的块数（块的大小不变）
C减小组的大小（块的大小不变）
D减小块的大小（组的大小不变）
正确答案： D解析： 暂无解析 -
第11题：
判断题采用LRU替换的Cache存储器，分配给程序的Cache容量一定时，块的大小增大，Cache的命中率将先上升，到一定时候又会逐渐降低。A对
B错
正确答案： 对解析： 暂无解析 -
第12题：
判断题在Cache中，只要增加块容量，一定可以减小失效率。A对
B错
正确答案： 错解析： 暂无解析 -
第13题：
增加Cache块大小一定会降低失效率吗？
正确答案: 不一定。
对于给定的Cache容量，当块大小增加时，失效率开始是下降，后来反而上升了。主要因为增加块大小会产生双重作用。一方面它减少了强制性失效；另一方面，可能会增加冲突失效。 -
第14题：
采用组相联映像的Cache存储器，为提高其等效性访问速度应（）。
- A、增大主存容量（Cache大小不变）
- B、增加Cache的块数（块的大小不变）
- C、减小组的大小（块的大小不变）
- D、减小块的大小（组的大小不变）
正确答案:B -
第15题：
Cache的主要作用是什么，它与Buffer有何区别？
正确答案: Cache即是高速缓冲存储器，Cache是一个高速小容量的临时存储器，可以用高速的静态存储器芯片实现，或者集成到CPU芯片内部，存储CPU最经常访问的指令或者操作数据Buffer与Cache操作的对象不一样。Buffer（缓冲）是为了提高内存和硬盘（或其他I/0设备）之间的数据交换的速度而设计的。Cache（缓存）是为了提高cpu和内存之间的数据交换速度而设计，也就是平常见到的一级缓存、二级缓存、三级缓存等。
嵌入式DSP处理器（EmbeddedDigitalSignalProcessor，EDSP）对系统结构和指令进行了特殊设计，使其适合于执行DSP算法，编译效率较高，指令执行速度也较高。在数字滤波、FFT、谱分析等方面DSP算法正在大量进入嵌入式领域，DSP应用正从在通用单片机中以普通指令实现DSP功能，过渡到采用嵌入式DSP处理器。嵌入式DSP处理器有两个发展来源，一是DSP处理器经过单片化、EMC改造、增加片上外设成为嵌入式DSP处理器，TI的TMS320C2000/C5000等属于此范畴；二是在通用单片机或SOC中增加DSP协处理器，例如Intel的MCS-296和Infineon（Siemens）的TriCore。 -
第16题：
对于采用组相联映像、LRU替换算法的cache存储器来说，不影响cache命中率的是（）
- A、增加cache中的块数
- B、增大组的大小
- C、增大主存容量
- D、增大块的大小
正确答案:C -
第17题：
采用LRU替换的Cache存储器，分配给程序的Cache容量一定时，块的大小增大，Cache的命中率将先上升，到一定时候又会逐渐降低。
正确答案:错误 -
第18题：
已知cache1采用直接映射方式，共16行，块大小为1个字，缺失损失为8个时钟周期；cache2也采用直接映射方式，共4行，块大小为4个字，缺失损失为11个时钟周期。假定开始时cache为空，采用字编址方式。要求找出一个访问地址序列，使得cache2具有更低的缺失率，但总的缺失损失反而比cache1大。
正确答案: 假设cache1和cache2的缺失次数分别为x和y，根据题意，x和y必须满足以下条件：11×y> 8×x且x>y，显然，满足该条件的x和y有许多，例如，x=4，y=3、x=5，y=4等等。
对于以下的访问地址序列：0，1，4，8，cache1缺失4次，而cache2缺失3次；
对于以下的访问地址序列：0，2，4，8，12，cache1缺失5次，而cache2缺失4次；
对于以下的访问地址序列：0，3，4，8，12，16，20，cache1缺失7次，而cache2缺失6次； -
第19题：
在处理器上的Cache是什么Cache（）。
- A、L1 Cache
- B、动态 Cache
- C、处理增加 Cache
- D、RAM Cache
- E、系统 Cache
正确答案:A -
第20题：
问答题Cache的主要作用是什么，它与Buffer有何区别？正确答案： Cache即是高速缓冲存储器，Cache是一个高速小容量的临时存储器，可以用高速的静态存储器芯片实现，或者集成到CPU芯片内部，存储CPU最经常访问的指令或者操作数据Buffer与Cache操作的对象不一样。Buffer（缓冲）是为了提高内存和硬盘（或其他I/0设备）之间的数据交换的速度而设计的。Cache（缓存）是为了提高cpu和内存之间的数据交换速度而设计，也就是平常见到的一级缓存、二级缓存、三级缓存等。
嵌入式DSP处理器（EmbeddedDigitalSignalProcessor，EDSP）对系统结构和指令进行了特殊设计，使其适合于执行DSP算法，编译效率较高，指令执行速度也较高。在数字滤波、FFT、谱分析等方面DSP算法正在大量进入嵌入式领域，DSP应用正从在通用单片机中以普通指令实现DSP功能，过渡到采用嵌入式DSP处理器。嵌入式DSP处理器有两个发展来源，一是DSP处理器经过单片化、EMC改造、增加片上外设成为嵌入式DSP处理器，TI的TMS320C2000/C5000等属于此范畴；二是在通用单片机或SOC中增加DSP协处理器，例如Intel的MCS-296和Infineon（Siemens）的TriCore。解析： 暂无解析 -
第21题：
单选题在处理器上的Cache是什么Cache（）。AL1 Cache
B动态 Cache
C处理增加 Cache
DRAM Cache
E系统 Cache
正确答案： B解析： 暂无解析 -
第22题：
单选题Cache用组相联映射，一块大小为128B，Cache共64块，4块分一组。主存有4096块，主存地址共需（）位。A19
B18
C17
D16
正确答案： D解析： 暂无解析 -
第23题：
单选题组相联映像、LRU替换的Cache存储器，不影响Cache命中率的是（）。A增加Cache中的块数
B增大组的大小
C增大主存容量
D增大块的大小
正确答案： D解析： 暂无解析